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verilog编译错误

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楼主
Error (10134): Verilog HDL Module Declaration error at Verilog1.v(15): port "ent" is declared more than once
总是显示多次声明,找不到问题在哪 我咕了
沙发
| 2019-6-19 22:04 | 只看该作者
在代码里可以搜索一下叫ent的port ,应该能找到
板凳
| 2019-6-24 15:01 | 只看该作者
那应该是多次声明了,搜索一下。或者ent所在的那行有语法错误。
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